关于test_bench

shxr · 发表于 2011-12-15 17:12:19

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写testbench的时候，需要用到设计内部的信号，于是仿真的时候把它们引出来作为端口但是如果综合后仿真，就难找到对应的内部信号，各位大侠有什么好法子不？

my2817 · 发表于 2011-12-15 20:26:59

我也不懂，是不是可以用在综合时dont_touch或者其它的命令把这个端口保留下来？

neoitachi · 发表于 2011-12-15 23:13:40

综合时选择maitain hierarchy选项！还有一些可能被优化掉得网线使用一些synthesis attribute来约束！但是一般综合后仿真没有什么意义吧，只要保证自己的代码风格都是可综合的代码这一步完全可以省去！！

shxr · 发表于 2011-12-16 09:35:50

回复 3# neoitachi

即便不做综合后仿真，后端以后的仿真要做的啊，

neoitachi · 发表于 2011-12-16 09:47:43

回复 4# shxr
布线后STA啊，做布线后仿真想做到100%的覆盖率很难的，最好的方法还是静态时序分析！

shxr · 发表于 2011-12-16 09:56:01

回复 5# zhq415758192

哈哈，你这气势就跟你的头像一样

shxr · 发表于 2011-12-16 10:02:21

回复 5# zhq415758192

大侠讨论下六楼的回复呗

shxr · 发表于 2011-12-16 10:14:23

回复 9# zhq415758192

那你还老是要求做后仿真！！！

shxr · 发表于 2011-12-16 10:28:07

回复 2# my2817

就是设计本身不需要这个端口，但测试向量需要

asic_wang · 发表于 2011-12-16 17:03:34

在testbench中想使用design的东西还需要用端口引出来给testbench么？
在testbench中使用层次化应用引用不就完了！你肯定没有通读过IEEE-1364-2001的standard!

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