后端面试--每日一题（059）

leikey

个人想法：
1. 同意21楼的理解，在不考虑OCV和SI的情况下，active-high的clock gate结构，要求cntl-A/B只能在clk为0的时候变动，这样clk-->load_A/B的arc延迟就和其他两个控制端口没关系。
2. 但是如果不在乎clock有没有glitch，允许clk和cntl_A/B同时跳变的话，那即使lib里面没有体现出来，那delay肯定也是不一样的，因为两个串联MOS的GATE信号是同时变化的。

ljjbunny

个人想法：
1. 同意21楼的理解，在不考虑OCV和SI的情况下，active-high的clock gate结构，要求cntl-A/B只能 ...
leikey 发表于 2015-7-17 19:58

                               
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    pt分析timing应该没你想的那么复杂，pt在计算时序的时候根本就不会考虑输入是0还是1，他会以最悲观的方式来计算delay，而开了pba之后，就根据当前路径上的input transition来计算

刺客无痕

被搞晕了，版主给个正确答案呗

hitten

GBA模式：不一样，因为工具需要考察A和B输入的transition，来计算cell delay；
PBA模式：一样，因为工具根据实际路径计算delay，值需要看CLK到输出的transition，transition一致，输出的cap一致，delay也就一样

wwweit

回复 26# maohdong

这个应该是正解

tonyhard

不愧是4分题，正确答案请楼主明示，谢谢。

fengchaochao

GBA下不一样，因为gba是以所有输入最坏的slew来计算单元延迟
pba下是一样的，pba基于实际path,取当前clk  slew计算延迟