The TM3270 Media-processor

kevinwjs

1 Introduction 1
1.1 Background and related work . . . . . . . . . . . . . . . . . . . . . 2
1.1.1 Overview of media processing platforms . . . . . . . . . . . 2
1.1.2 Strengths and weaknesses . . . . . . . . . . . . . . . . . . . 5
1.1.3 Positioning media-processors and the TM3270 . . . . . . . 8
1.2 Main contributions . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
1.3 Overview of the thesis . . . . . . . . . . . . . . . . . . . . . . . . . 11
1.3.1 Structure of the thesis . . . . . . . . . . . . . . . . . . . . . 11
1.3.2 Performance evaluation environment . . . . . . . . . . . . . 12
2 Architecture 15
2.1 TM3260 overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
2.2 TM3270 overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
2.3 ISA enhancements . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
2.3.1 Non-aligned memory access . . . . . . . . . . . . . . . . . . 22
2.3.2 Multiplication with rounding . . . . . . . . . . . . . . . . . 24
2.3.3 Two-slot operations . . . . . . . . . . . . . . . . . . . . . . 25
2.3.4 Collapsed load operations . . . . . . . . . . . . . . . . . . . 27
2.3.5 CABAC operations . . . . . . . . . . . . . . . . . . . . . . . 27
2.3.6 Potpourri . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
2.4 Instruction cache LRU update . . . . . . . . . . . . . . . . . . . . . 30
2.5 Data prefetching . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
2.6 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
3 Implementation 37
3.1 Processor pipeline . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
3.2 Instruction fetch unit . . . . . . . . . . . . . . . . . . . . . . . . . . 38
3.2.1 VLIW instruction encoding . . . . . . . . . . . . . . . . . . 38
3.2.2 Instruction fetch unit pipeline . . . . . . . . . . . . . . . . . 42
iiiiv Contents
3.3 Load/store unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
3.3.1 Load/store unit pipeline . . . . . . . . . . . . . . . . . . . . 47
3.3.2 Memory organization . . . . . . . . . . . . . . . . . . . . . 49
3.3.3 Memory arbitration . . . . . . . . . . . . . . . . . . . . . . 52
3.3.4 Data prefetching . . . . . . . . . . . . . . . . . . . . . . . . 54
3.4 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
4 Realization 57
4.1 CMOS realization . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
4.2 Power consumption . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
4.3 Performance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
4.3.1 MediaStone . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
4.3.2 CABAC operations . . . . . . . . . . . . . . . . . . . . . . . 66
4.4 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
5 Motion estimation 71
5.1 Description of the algorithm . . . . . . . . . . . . . . . . . . . . . . 72
5.1.1 The estimator . . . . . . . . . . . . . . . . . . . . . . . . . . 72
5.1.2 Block-matching . . . . . . . . . . . . . . . . . . . . . . . . . 75
5.2 Block-matching implementations . . . . . . . . . . . . . . . . . . . 76
5.2.1 Traditional block-matching . . . . . . . . . . . . . . . . . . 77
5.2.2 Down-sampled block-matching . . . . . . . . . . . . . . . . 81
5.2.3 Static performance complexity . . . . . . . . . . . . . . . . 82
5.3 Dynamic performance complexity . . . . . . . . . . . . . . . . . . . 84
5.3.1 Comparing the implementations . . . . . . . . . . . . . . . 85
5.3.2 Memory latency . . . . . . . . . . . . . . . . . . . . . . . . 87
5.3.3 Data prefetching . . . . . . . . . . . . . . . . . . . . . . . . 88
5.4 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
6 MPEG2 encoder 93
6.1 Description of the algorithm . . . . . . . . . . . . . . . . . . . . . . 94
6.2 Motion estimator . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
6.2.1 Macroblock matching . . . . . . . . . . . . . . . . . . . . . 96
6.2.2 The estimator . . . . . . . . . . . . . . . . . . . . . . . . . . 97
6.3 Texture pipeline . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
6.3.1 Di®erence calculation . . . . . . . . . . . . . . . . . . . . . 101
6.3.2 Discrete cosine transform . . . . . . . . . . . . . . . . . . . 103
6.3.3 Quantization . . . . . . . . . . . . . . . . . . . . . . . . . . 104
6.3.4 Run length encoding . . . . . . . . . . . . . . . . . . . . . . 106
6.3.5 Inverse quantization . . . . . . . . . . . . . . . . . . . . . . 106Contents v
6.3.6 Inverse discrete cosine transform . . . . . . . . . . . . . . . 107
6.3.7 Image reconstruction kernel . . . . . . . . . . . . . . . . . . 108
6.3.8 Putting it all together . . . . . . . . . . . . . . . . . . . . . 109
6.4 Bitstream generation . . . . . . . . . . . . . . . . . . . . . . . . . . 111
6.5 Dynamic performance complexity . . . . . . . . . . . . . . . . . . . 113
6.6 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
7 Temporal upconversion 117
7.1 Description of the algorithm . . . . . . . . . . . . . . . . . . . . . . 118
7.2 Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
7.2.1 Six implementations . . . . . . . . . . . . . . . . . . . . . . 122
7.2.2 Static performance complexity . . . . . . . . . . . . . . . . 124
7.3 Dynamic performance complexity . . . . . . . . . . . . . . . . . . . 125
7.3.1 Comparing the implementations . . . . . . . . . . . . . . . 127
7.3.2 Memory latency . . . . . . . . . . . . . . . . . . . . . . . . 128
7.3.3 Data prefetching . . . . . . . . . . . . . . . . . . . . . . . . 130
7.3.4 Write miss policy . . . . . . . . . . . . . . . . . . . . . . . . 132
7.4 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133
8 Conclusions 135
8.1 Summary of conclusions . . . . . . . . . . . . . . . . . . . . . . . . 135
8.2 Main contributions . . . . . . . . . . . . . . . . . . . . . . . . . . . 137
8.3 Further research . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138

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2010-12-29 19:46 上传

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