请教由于异步时钟产生的负的setup\hold slack

icsystem · 发表于 2010-6-2 16:38:15

做IC设计，拼的就是体力

bx2008 · 发表于 2010-6-4 19:57:53

异步的用set_false_path就可以了吧，要是怕优化的不够可以set_multicycle_path

myjyoyo · 发表于 2010-6-5 10:24:37

将clk1和clk2不要设置到一个group里面应该可以不检查吧

zhqi415758192 · 发表于 2010-6-5 22:16:10

set_disable_timing

zhqi415758192 · 发表于 2010-6-9 12:11:15

disable_timing false_path

liuguojia612 · 发表于 2010-6-16 11:37:38

对于异步时钟的问题可以在DC加约束的时候使用
set_false_path 语句来禁止对这些跨越异步时钟边界的路径进行timing check

不知道是不是你想问的~

fanjoice · 发表于 2010-6-17 13:03:40

做了同步处理后应该不会再报了吧。setup的应该要处理

龙溪小泮 · 发表于 2011-8-3 17:20:32

就是凭体力

michaelll · 发表于 2012-5-23 00:12:47

回复 16# liuguojia612

你好，我想问一下是不是对异步的情况设置false path，那对他就完全不进行timing的check 和优化啦？

[求助] 请教由于异步时钟产生的负的setup\hold slack