design compiler读入文件后出现警告，求助

huobaihua · 发表于 2010-4-30 17:33:32

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本帖最后由 huobaihua 于 2010-5-1 16:07 编辑

design compiler 中读入一个 verilog文件, 在手册中讲解hierarchy时，模块例化是怎么回事阿？
在库文件设置好以后，在DC 中使用读入文件read_verilog {counter.v dff.v},命令行中显示是导入了两个设计，而且当前设计也是counter.v；然后，使用link命令时出现警告
Warning: Can't find the design 'dff' in the library 'WORK'.
Warning: Unable to resolve reference 'dff' in 'counter'.

出现的警告该怎样消除啊？？不消除的话，添加约束时也会不断的出现。牛人们帮帮我……

出现的警告已经解决了，花费了我这个新手好长时间

zheng070608138 · 发表于 2013-1-23 16:02:07

在check_design报告中找错误

wtoby · 发表于 2017-7-20 07:47:47

请问你最后是怎么解决这个问题的啊，我也遇到这个问题了。

design compiler读入文件后出现警告，求助

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