FPGA布线后fast的时序更差？

etop_fans · 发表于 2009-11-10 18:39:11

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大家有遇到过吗？ FPGA时序分析结果 fast比slow下的 setup time时序更差，是为什么啊？？

zyandyjl · 发表于 2009-11-10 18:56:53

看看你的约束是否完全

etop_fans · 发表于 2009-11-10 19:03:43

约束应该没有问题啊

sirius.yuan · 发表于 2009-11-11 08:44:01

slow模型下看setup time的时序，fast模型下看hold time的时序

yl1012744447 · 发表于 2009-11-11 15:29:04

有时候fast模型也需要分析被约束信号是对timing起正向还是反向作用的。

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