请教：为什么FPGA输出时钟波形好差??

gestybear · 发表于 2009-9-24 21:59:02

原帖由 richardhoo 于 2009-9-21 09:48 发表

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不能用普通IO做时钟输入输出请用具有全局时钟能力的IO作时钟输入输出 spec 上有讲

如果驱动能力不满足就有问题了，不过这种现象一般会优化的。如果你的全局始终资源够的话，在进行综合的时候会自动使用的。

在FPGA 输出过程中，如果确实遇到过输出信号出现抖动或者振铃的现象，不过最后查到还是负载的问题。

tyj0423 · 发表于 2009-10-12 09:56:39

正常吧应该是正弦波呵呵

zllei · 发表于 2009-10-20 17:14:09

操作不当啊

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