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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › 写testbench的时候，
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查看: 1669|回复: 3

写testbench的时候，

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brotherjam
发表于 2004-5-14 21:05:06 | 显示全部楼层 |阅读模式

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写testbench的时候，是不是原来的输入都是reg，输出都是wire啊？刚开始学习，对reg和wire的理解不是很好。最近写的几个testbench好像只有这样才正确，不知道我这样理解对不对啊？ 原因是什么呢？
学习

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yybinliu
发表于 2004-5-14 22:46:42 | 显示全部楼层

写testbench的时候，

直接生成最方便
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brotherjam
 楼主| 发表于 2004-5-14 23:59:32 | 显示全部楼层

写testbench的时候，

直接生成？？
楼上的怎么直接生成阿？用activeHDL生成过，但是自动生成的好像也不好。：（
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bluegge
发表于 2004-5-17 17:47:20 | 显示全部楼层

写testbench的时候，

顶楼：
不理解的情况下，怎么正确怎么写
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