VHDL & Verilog HDL ?

goodhope · 发表于 2004-5-13 20:00:13

Verilog code 运行快，simulation performance 好，所以netlist都用verilog
VHDL package 比较好，但写得费事...

hpsun · 发表于 2004-5-15 01:38:55

下面引用由goodhope在 2004/05/13 08:00pm 发表的内容：
Verilog code 运行快，simulation performance 好，所以netlist都用verilog
VHDL package 比较好，但写得费事...

这样有些说不过去，为什么modelsim编译后得到的都是VHDL文件？

bravelu · 发表于 2004-5-15 12:59:02

modelsim编译后得到的都是VHDL文件？
我怎么觉得应该是二进制文件。

hpsun · 发表于 2004-5-16 02:56:34

ModelSim编译过后，会建立很多子目录，每个目录中都有_primary.vhd和_primary.dat以及verilog.asm文件。第一个显然是vhdl文件啊

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