VHDL & Verilog HDL ?

crazy · 发表于 2004-5-9 23:12:44

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请问，VHDL和Verilog HDL相比较各有什么优势啊？
学习硬件描述语言哪一个好呢？

atuhappy · 发表于 2004-5-10 08:54:15

学Verilog HDL吧

crazy · 发表于 2004-5-11 23:12:03

谢谢斑竹指点，不过你可以告诉我Verilog相比较VHDL的优势是什么吗？

bravelu · 发表于 2004-5-11 23:15:33

说技术上有多大优势都是没什么意义的，有些东西也不是技术决定的，大家都觉得VHDL没前途，它就没有前途了。

cdcll · 发表于 2004-5-11 23:53:07

那为什么推荐学Verilog呢？
说起来，我很早就知道Verilog比较受欢迎了，可是也许因为以前用过pascal和PLM，所以感觉VHDL也挺习惯的，也就一直没改。想来想去，既然那么多人改学Verilog，总该有什么优势吧，或者说在某一方面有优势？

hpsun · 发表于 2004-5-12 01:38:17

VHDL太陈腐了。Verilog2001标准刚推出来没两年，明年又要推出verilog2005标准了，现在草案都是第三稿了。再看看VHDL，一点发展动静都没有，怎么能跟得上时代的要求啊，怎么能做得了系统级概念设计、集成、仿真和验证啊

greenpine · 发表于 2004-5-12 08:31:25

这两种语言那种都没有很大的优势，因此学那一种都可以

cdcll · 发表于 2004-5-12 15:38:47

呵呵，greenpine，你的答复让我可以继续顽固使用VHDL了，不过哪天还真要好好学学Verilog，看别人的代码容易些。

yn800323 · 发表于 2004-5-12 16:06:25

verilog适合算法级，rtl，逻辑级，门级，而vhdl适合特大型的系统级设计，，也就是在系统级抽象方面比verilog好，，，

shadow · 发表于 2004-5-13 19:50:39

[转载]:
I know both languages equally well.When asked which one I prefer,I usually answer that I was asked the wrong question.The right question should be"Which one do I hate the least?"And the answer to that question is :"the one I'm not currently working with".

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