为什么测试程序编译通不过?

songyang

我编了一段测试程序想产生几个激励源,可是在quartus下编译通不过,提示不支持wait语句,程序如下:
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity counter12test is
end counter12test;
architecture sim1 of counter12test is
component count12en
   port(clk,clr,en: in std_logic;
        qa,qb,qc,qd: out std_logic);
end component;
constant clk_cycle: time:=20ns;
signal test_clk,test_clr,test_en: std_logic;
signal t_qa,t_qb,t_qc,t_qd: std_logic;
begin
  u0: count12en
      port map(clk=>test_clk,clr=>test_clr,
               en=>test_en,qa=>t_qa,qb=>t_qb,
               qc=>t_qc,qd=>t_qd);
process
  begin
    test_clk<='1';
    wait for clk_cycle/2;
    test_clk<='0';
    wait for clk_cycle/2;
end process;
process
  begin
    test_clr<='0';
    test_en<='1';
    wait for clk_cycle/4;
    test_clr<='1';
    wait for clk_cycle;
    test_clr<='0';
    wait for clk_cycle*10;
    test_en<='0';
    wait for clk_cycle*3;
    test_en<='1';
    wait;
end process;
end sim1;
每次编译都出现如下错误:
Error: VHDL Wait Statement error at counter12test.vhd(23): Wait Statement must contain condition clause with UNTIL keyword;
当我把wait for 该为wait until时也不行,怎么办啊!!!

一声叹息

这些语句是不可综合的。

songyang

那怎么办,如果我要产生激励源进行测试,该怎么写啊,你能不能写一个简单的测试程序参考参考,我看很多资料上都是要用到wait语句的

bravelu

这样写testbench 没有错，不过
constant clk_cycle: time:=20ns;
中20和ns中间好像要加空格，其他应该没什么错误。

songyang

那怎么在quartus中不能编译啊,斑竹,在用modelsim做一个项目的仿真时,是不是只要载入该项目的*.sdf文件啊,而test bench文件要另外单独编写再载入modelsim中作为激励源的

bravelu

quartus可能是不能编译的，这些语句是不能综合，但是你加了空格后用modelsim肯定可以。
如果你想做前仿真，是不需要。sdf文件的。把你的testbench和源程序全调进去即可。
如果做后仿真，需要sdf文件和testbench，布线器输出的网表一起调入。

zhoujj

阅

lizhen7799

等待时间要这么写，wait for (clk_cycle/2)