关于verilog HDL 中for循环的问题

bravelu · 发表于 2003-11-19 15:22:55

关键就在于i < 4中这个4是个常量。

jackzhang · 发表于 2003-11-19 15:35:22

我想总不会用来做电路吧，应该只是用来测试才对，用modelsim来做仿真应该是没有问题的。

一声叹息 · 发表于 2003-11-19 18:40:13

其实for语句用于某些情况下的综合，效果还是蛮好的而且易读。毕竟现在的综合工具也在不断进步。

hpsun · 发表于 2004-3-9 23:36:36

清华出版社《Verilog HDL综合实用教程》讲得比较透彻

jaywall · 发表于 2004-9-20 17:11:15

强烈建议要用Verilog的思想来做设计。

hitlzh · 发表于 2004-9-20 22:00:33

[这个贴子最后由hitlzh在 2004/09/21 12:35pm 第 1 次编辑]

这个我遇到过.不过,我用synopsys的design analyzer02.05版,for(i=0;i+number<=16;i=i+1)中有变量(number是输入信号)是可以综合出结果的.用97就不行,也许高版本的综合工具是支持变量的.

关于verilog HDL 中for循环的问题

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