我的锁相环的控制电压VC跳动很大，高手进来看看是为什么？

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输出1MHZ仿真图

输出1MHZ局部放大图（控制电压VC上有150mV的跳动）

PLL相关参数

我的锁相环采用的是普通的电荷泵结构，补偿网络采用两个电容和一个电阻的二阶补偿，仿真结果看控制电压VC跳动很大，导致输出结果不对。不知道是什么原因？我的环路相位裕度是50度，怎么看起来仿真结果像是不稳定！大家来看看是什么原因,谢谢！

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回复 2# flyawayfc

CP线路图

2M输出时仿真波形

2M输出时局部放大图

2M输出时PLL参数

     谢谢关注！CP线路如上图所示，只是采用最普通的P，N,MOS管充放电，当相位差为0时，充放电管关闭，VC悬空。
输出为2MHZ时，仿真结果却是正常，控制电压VC上有5mV的跳动，同样的线路。
只是反馈分频系数和滤波网络的R2值不同。疑惑啊！

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回复 6# ac3m666


   
我数了一下分频结果，分频器是正确的，CLK_FB变化大是VC跳变大，导致VCO输出时钟变化大导致的

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回复 5# gaojun927
很有可能，我把CLK_REF改成64KHZ试试。

输出是500KHZ的VC跳变小一些，大概40mV。

输出500KHZ时的仿真图

输出500KHZ局部放大图（控制电压VC上有40mV的跳动）; TCLKOUT=2.1uS~2.61uS

输出500KHZ时PLL的参数

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回复 9# tideblue


    CP线路在3楼有，你帮忙看一下，有没有问题，没怎么看明白你的意思，你的意思是我有没有设置电荷泵处于同时充放电的状态？望详解。。。

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回复 5# gaojun927

减小环路带宽后输出为1MHZ时的仿真结果

局部放大1

局部放大2

局部放大3（前一个图的下个周期）

调节了补偿电阻R2，改变了减小了环路的带宽，输出控制电压VC跳动明显减小，最后为1mV左右，但是最终还是达不到上下管子同时导通的状态，前一个周期在DN脉宽为最小脉宽0.5ns,UP脉宽逐渐缩小为40ns后，下一个周期直接跳到UP为最小脉宽0.5nS,DN脉宽为20nS，这两个周期后面在来回切换，就是达不到上下管子同时导通为0.5ns的状态）。不知道是什么原因？

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回复 12# ygchen2


    线路是在以前流片过的线路基础上修改的，并且换了工艺。

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回复 15# gaojun927


    好的，那个网站进不去要先注册，我刚注册了，在等批准

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回复 11# tideblue


    说的有道理，改了带宽以后，VC跳动减小到几mv了，但是最后就是不会上下都到最小脉冲状态，有可能就是CP的问题

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回复 15# gaojun927


    你说的网站我加不进去了，能否将讨论的内容复制到这里，万分感谢！