VCO KVCO测试变小的求助。如能给出靠谱的分析，可以加大感谢力度！！！

Daixishi1988215

   

guj_tju 发表于 2025-10-31 20:50
回复1. 闭环确实没直接测KVCO，主要是因为按照KVCO计算出来的相位噪声带宽等和实测接近，所以就没测。可 ...

回复1. 闭环确实没直接测KVCO，主要是因为按照KVCO计算出来的相位噪声带宽等和实测接近，所以就没测。可以补测一下看看。
你这里按照Kvco计算是150MHz/V还是20MHz/V？如果你是按照你的设计值150MHz/V进行环路分析的，实测也是带宽接近的，你的kvco实测结果应该不会跟仿真差距这么大，这个20MHz/V如果带进去计算，环路还能稳定吗？
回复2. 我们做的各种LC VCO相位噪声一直都和仿真有几dB差异，这也是很困扰的一个事。这次和以前的性能相仿，和设计值确实有点差距。
VCO的相位噪声仿真，参与过的项目里面，用noise_typ model的话，Gm用IO管的话一般都跟实测有几dB的差异，Gm用core管的话差异会更大，我们一般IO管用noise_wmc模型进行仿真，Core用noise_worst，即使这样仿真跟实测可能还是会有一定差异。（这个经验在TSMC和SMIC工艺上应该可参考）
回复3、KVCO设计值大概是150MHz/V@10GHz，实测大概20MHz/V。频率整体偏了一两百MHz，我理解的是正常偏差。
结合回复1，如果你的单个vtune曲线的整体频率覆盖跟仿真只是整体偏差，而不是明显缩小了，Kvco是不应该有这么大差异的，可以再看看你们kvco的测试方案是否有问题。
回复4、ADC检测范围是0-2.8V，4bits，步进大概是150mV左右吧。0V进去显示0000，2.8V进去显示1111，中间电平进去大概也在相应的二进制码上。但确实精度不高。

那你这个误差也太大了，你的vtune曲线，Kvco仿真结果应该是在中间段是最大的吧？你有对比仿真取不同区间kvco结果跟实测结果差异吗？比如1.645V~1.655V，大点的区间1.6V~1.7V类似这样的区间kvco的变化。

Daixishi1988215

1、看你的描述，猜测是NP互补的cross-couple结构，Tank的DC约是VDD/2（选择了变容管DC接到Tank，变容管调谐曲线也符合设计预期），不知道Tank的DC有办法确认是否异常吗？这个偏了的话，调谐曲线变了，Kvco应该会有出入。可以考虑适当抬高VDD电压看看结果
2、不知道kvco的测试方法，我用过开环和闭环两种方式，开环直接灌vtune电压，看频率；闭环微调分频比，记录vtune电压和频率。可以对比看看差异，不过看你的变容管好像有一组是用来温补的，可能会把vtune拉到相对中间，闭环不一定能做。
3、漏电的可能性很多，供参考：版图上添加的未知天线二极管在大信号场景下导通的漏电，变容管周边衬底电位接法错误形成漏电，器件本身小漏电但是串接了超大电阻形成压降，还有可能版图上形成特殊的寄生BJT引起漏电（这种可能在频谱上有特殊的spur）

Daixishi1988215

   

guj_tju 发表于 2025-10-31 11:39
感谢您的分析。

1. 你对于结构猜测的没错，TANK DC没法测，但是有寄存器调节端口，调过DC值，没感觉环路 ...

1、如果可以用闭环改分频比的方式也测试下kvco，是可以确认下开环结果是否可靠的。

2、另外PLL除了kvco不对，环路锁定的相噪曲线带宽是否跟设计相符？这个也能间接反应kvco是否合理。
3、你的问题里面，kvco不对，是不是单个调谐曲线的高低频也都跟仿真不匹配了？
4、因为内部ADC测试DC，毕竟不是测试到变容管接口的，这部分也可能引入误差。