VCO KVCO测试变小的求助。如能给出靠谱的分析，可以加大感谢力度！！！

guj_tju

我在SMIC CMOS 40nm工艺上，设计了一款VCO，采用PVAR25的器件作为变容管，变容管两头接VCO的电感，偏置在1.6V左右，中间接VTUNE。
前后仿真，KVCO约为100MHz/V@10GHz。但是实测KVCO只有20MHz/V。
工作十余年，也有较多的分析电路的经验，但一两个月了，实在是找不到什么原因。
我主要做了以下分析：
（1）VTUNE无明显漏电，内部有ADC检测，VTUNE电压进去了，该检测电路也比较成熟；
（2）VCO结构在UMC 28nm用过，未对比出明显差异；VAR的画法上，对比了UMC 28nm，未发现异常；
（3）VTUNE从0~2.5V扫描，整体都低；
（4）内部VTUNE有两档，都低了；
（5）VAR电容确实源漏线画细了，但是内部6个VCO几乎是一致现象，测了几片现象一致，如果是烧断了是否现象会一致？
（6）整个芯片比较复杂，除了该处未发现明显工艺异常，MPW缺少MASK吗？但是PVAR未发现有特殊的MASK。
（7）EMX+calibre仿真，频率整体偏差在3%以内，除了VAR部分，其它地方的频率实测和仿真拟合都非常好。
（8）smic相同器件model仿真和umc基本一致，例如同尺寸出来的CV曲线。曲线斜率和具体容值就差10%上下。

                               
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Daixishi1988215

   

guj_tju 发表于 2025-10-31 20:50
回复1. 闭环确实没直接测KVCO，主要是因为按照KVCO计算出来的相位噪声带宽等和实测接近，所以就没测。可 ...

回复1. 闭环确实没直接测KVCO，主要是因为按照KVCO计算出来的相位噪声带宽等和实测接近，所以就没测。可以补测一下看看。
你这里按照Kvco计算是150MHz/V还是20MHz/V？如果你是按照你的设计值150MHz/V进行环路分析的，实测也是带宽接近的，你的kvco实测结果应该不会跟仿真差距这么大，这个20MHz/V如果带进去计算，环路还能稳定吗？
回复2. 我们做的各种LC VCO相位噪声一直都和仿真有几dB差异，这也是很困扰的一个事。这次和以前的性能相仿，和设计值确实有点差距。
VCO的相位噪声仿真，参与过的项目里面，用noise_typ model的话，Gm用IO管的话一般都跟实测有几dB的差异，Gm用core管的话差异会更大，我们一般IO管用noise_wmc模型进行仿真，Core用noise_worst，即使这样仿真跟实测可能还是会有一定差异。（这个经验在TSMC和SMIC工艺上应该可参考）
回复3、KVCO设计值大概是150MHz/V@10GHz，实测大概20MHz/V。频率整体偏了一两百MHz，我理解的是正常偏差。
结合回复1，如果你的单个vtune曲线的整体频率覆盖跟仿真只是整体偏差，而不是明显缩小了，Kvco是不应该有这么大差异的，可以再看看你们kvco的测试方案是否有问题。
回复4、ADC检测范围是0-2.8V，4bits，步进大概是150mV左右吧。0V进去显示0000，2.8V进去显示1111，中间电平进去大概也在相应的二进制码上。但确实精度不高。

那你这个误差也太大了，你的vtune曲线，Kvco仿真结果应该是在中间段是最大的吧？你有对比仿真取不同区间kvco结果跟实测结果差异吗？比如1.645V~1.655V，大点的区间1.6V~1.7V类似这样的区间kvco的变化。

nanke

没搞过10g，如果怀疑pvar model可以进model中比对,是否比umc/tsmc这些的model有少参数。

guj_tju

   

nanke 发表于 2025-10-28 18:38
没搞过10g，如果怀疑pvar model可以进model中比对,是否比umc/tsmc这些的model有少参数。 ...

你好，model仿真和umc基本一致，例如同尺寸出来的CV曲线。曲线斜率和具体容值就差10%上下。

fallangel

你VAR另外一端直接接VCO两端吗，没有串联一个大电容，给VAR做偏置吗？ 你确保VAR的压变特性在你要工作的区间范围内？

guj_tju

   

fallangel 发表于 2025-10-29 16:32
你VAR另外一端直接接VCO两端吗，没有串联一个大电容，给VAR做偏置吗？ 你确保VAR的压变特性在你要工作的区 ...

另一端接的VCO输出，是dc 1.6V， ac 1.5V，没有隔直。 这个结构在其它量产产品上是一直在用。

Daixishi1988215

1、看你的描述，猜测是NP互补的cross-couple结构，Tank的DC约是VDD/2（选择了变容管DC接到Tank，变容管调谐曲线也符合设计预期），不知道Tank的DC有办法确认是否异常吗？这个偏了的话，调谐曲线变了，Kvco应该会有出入。可以考虑适当抬高VDD电压看看结果
2、不知道kvco的测试方法，我用过开环和闭环两种方式，开环直接灌vtune电压，看频率；闭环微调分频比，记录vtune电压和频率。可以对比看看差异，不过看你的变容管好像有一组是用来温补的，可能会把vtune拉到相对中间，闭环不一定能做。
3、漏电的可能性很多，供参考：版图上添加的未知天线二极管在大信号场景下导通的漏电，变容管周边衬底电位接法错误形成漏电，器件本身小漏电但是串接了超大电阻形成压降，还有可能版图上形成特殊的寄生BJT引起漏电（这种可能在频谱上有特殊的spur）

周嘉璟

学习学习

guj_tju

   

Daixishi1988215 发表于 2025-10-30 18:11
1、看你的描述，猜测是NP互补的cross-couple结构，Tank的DC约是VDD/2（选择了变容管DC接到Tank，变容管调谐 ...

1、看你的描述，猜测是NP互补的cross-couple结构，Tank的DC约是VDD/2（选择了变容管DC接到Tank，变容管调谐曲线也符合设计预期），不知道Tank的DC有办法确认是否异常吗？这个偏了的话，调谐曲线变了，Kvco应该会有出入。可以考虑适当抬高VDD电压看看结果 2、不知道kvco的测试方法，我用过开环和闭环两种方式，开环直接灌vtune电压，看频率；闭环微调分频比，记录vtune电压和频率。可以对比看看差异，不过看你的变容管好像有一组是用来温补的，可能会把vtune拉到相对中间，闭环不一定能做。 3、漏电的可能性很多，供参考：版图上添加的未知天线二极管在大信号场景下导通的漏电，变容管周边衬底电位接法错误形成漏电，器件本身小漏电但是串接了超大电阻形成压降，还有可能版图上形成特殊的寄生BJT引起漏电（这种可能在频谱上有特殊的spur）

感谢您的分析。

1. 你对于结构猜测的没错，TANK DC没法测，但是有寄存器调节端口，调过DC值，没感觉环路参数有明显变化。但是根据您的建议，我可以详细补测一下不同DC的KVCO看看是否有一些线索。

2. 我是开环测得。温补部分可以并入VTUNE，也可以关闭，都是整体偏小。
3. spur正常。 我们是有一个vtune的检测ADC，通过一个10k电阻直接接到变容管控制一端，另一端接ADC的栅极输入。ADC其它项目也用过，未发现异常。能够看到ADC的输出指示电压是正常的，可以把片外的电压传导进去。漏电问题我可以再详细考虑一下您所叙述的可能性。

我碍事

有没有可能是SMIC40 Model不准?