关于clock exclusive的问题

杀手1983

   

xujin2002ji 发表于 2018-12-5 09:11
（1） 像你的与门情况，  一般是不定义 generate clock， 让工具去check clock gate， 因为路径 ...

（2）如果前面是 mux， 一般就是会定义generate 2个 clock 在muxout， source 分别是 mux的2个输入，clock 关系是 physical exclusive；  让工具知道走哪条路。

关于这个问题，是在MUX/Z端定义2个clock时钟吧？这2个时钟的source要写成TCLK和TCLKDIV5的时钟定义点，还是写成MUX/A和MUX/B呢？（1）如果写成TCLK和TCLKDIV5的时钟定义点的话，用physical exclusive会不会导致MUX前的时钟路径不进行SI检查，导致timing比较乐观？（2）如果写成MUX/A和MUX/B的话，还用MUX/A和MUX/B处定义时钟吗，或者直接采用-source MUX/A -master TCLK的方式呢？请专家指导，非常感谢！