【求助讨论】一个简单的关于时序的问题

lvlv2011

最近学verilog，还没有涉及时序仿真，关于时序有一个问题很困惑，求各路大神分析：
代码：

always @（posedge clock）
       if(valid)    cnt  = cnt+1;
       else  if(!valid)  cnt = 0;

假设输入信号在理想情况下，clock和valid的上跳沿是重合的，在clock的上跳沿看不能分辨valid是0还是1，如下图；






为了避免出现这样的情况，我试图通过时序约束将valid的上跳沿控制在clock的上跳沿偏后一点的地方，如下图；




不知道这样时序约束是否可行

lvlv2011

回复 2# justshuashua


    valid是clock时钟域下的信号没错，但是如果在理想情况下：clock的上跳沿会和valid（输入信号，不受我控制）的上跳沿重合

lvlv2011

   

if语句综合出来是组合电路， 应该以当前值为条件吧，仿真的时候认为 valid是1
追天鹅的青蛙 发表于 2011-7-5 20:59

                               
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    仿真归仿真，但是我想知道实际的时候（也就是经过时序约束之后）的情况应该是怎么样的

lvlv2011

回复 8# justshuashua


    的确是同步逻辑，但是出现的沿打沿怎么解释呢？