DC综合结果report_timing cell delay问题

dengbo11111111

背景：我的设计按照bottom-up方式综合的；reference design “intrlv_1024”在上层design “DEC”之下，例化名为”Inst_intrlv“。问题：我单独综合design “intrlv_1024”的时候时序没问题，但是我在综合 “DEC”时将底层设计 “intrlv_1024”导入并且设置dont_touch属性后发现时序在”Inst_intrlv“里面的有些cell_delay的延迟很大，应该是高扇出问题，但是这些cell不在边界上，应该不存在胶粘逻辑，并且我是在DC-T下用compile_ultra综合的，这个指令自带边界优化。具体问题如下截图所示：
“intrlv_1024”的timing report：

“DEC”的timing report：

DEC_1

DEC_2

希望大家遇到过此问题的给个建议或者解决方案，谢谢了

dengbo11111111

回复 2# trippa
不大呀，我是设置的某个DFF的D端口

dengbo11111111

回复 4# trippa

以上是我的约束文件

dengbo11111111

回复 5# 分特

多加选项解决不了问题吧，最多只能增大找到原因的概率而已

dengbo11111111

回复 9# trippa
对于工作环境的设置这一问题，我的工作的逻辑库和物理库已经指定，加上我用的是DC-T，不需要设置WLM，该算法会根据virtual place&route来估计RC，所以应该不需要设置工作环境。你说的对复位信号设置无限大驱动这个约束我先试试，谢了

dengbo11111111

回复 8# wh1105

关键路径在单独的底层模块中是完全满足我的是需要求的，分析我的设计的框图，在顶层应该是不存在关键路径过长过大这一情况的

dengbo11111111

回复 12# wh1105
以下是我在DC中查看的关键路径部分信息
fanout违反了我设置的set_max_fanout 10的drc，并且capacitance也违反了我设置的set_max_capacitance 0.3。代码量太大，不方便粘贴在帖子中

dengbo11111111

回复 14# trippa

你check_lib看看结果，应该是你的物理库在配置文件中没有导入，我用的是milkyway的，跟你的有点不一样，pdb的我没用过。我遇到过这个问题，原因就是物理库没导入进去

dengbo11111111

回复 16# liu121zhe

在那个大地方本来就不是ideal的吧，我只对clk、rst设置了ideal_network。而Ideal networks are an extension of ideal nets that incorporate automatic propagation  of  the  ideal  attribute. the compile command treats all nets, cells, and pins on the transitive fanout of these objects  as ideal.所以我对这个命令的理解是只有与clk、rst fanout相关的是ideal的，不过你说的这个倒是提供了一种思路

dengbo11111111

回复 19# liu121zhe
check_timing部分截图如下：
这应该是没有问题的，那个warning是因为我没设置hold的input_delay