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查看: 20475|回复: 12

Verilog中case语句嵌套出现的问题

发表于 2011-11-25 17:22:28 | 显示全部楼层

改成并行的不带优先级的
case({所有条件})

endcase
把if 的条件和 case 的条件都放到一个case里去这样就好了。

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