问一个困惑很久的问题

YYFFLLMMNN

//
always@(posedge  clk  or negedge rst_n)
begin
   if(!rst_n)
      cnt<=0;
   else
     begin
         if(cnt<=9)      
            cnt<=cnt+1'b1;
         else
            cnt<=0;
   end
end
//(1)
wire flag;
assign flag==(cnt==5)?1'b1:1'b0;
或者
//(2)
reg flag;
always@(posedge  clk  or negedge rst_n)
begin
   if(!rst_n)
      flag<=0;
   else
     begin
        if(cnt==5)
           flag<=1;
        else
           flag<=0;
      end
end
///////
显然，flag的产生除了（2）里面会有一个延时之外，每次cnt==5的时候flag都会顺利产生。
现在的疑问是，wire 型flag信号和reg型flag信号是一摸一样的宽度的么？
显然reg型flag，每一个脉冲，用同一个时钟去检测肯定是可以一次不漏地检测到的。
那么wire型呢？
如果每次脉冲是和第（1）种一样宽，那么就可以一次不漏地检测到。
       这是不是说明wire连线的延时是可以忽略不计的？
如wire型flag比reg型flag信号更窄，那么用同一个clk去检测wire型flag是不是有可能会漏掉一些脉冲或者错误检测？

网上的说法是组合逻辑最好寄存器输出，那么这种assign赋值语句的输出也需要寄存器输出才能保证不出错吗？

YYFFLLMMNN

   

snq31418 发表于 2019-8-5 19:33
1. wire 型flag信号和reg型flag信号是一摸一样的宽度的么?

假设周期是2ns。

厉害，你讲得很清楚了。
总之就是时序的问题，从触发器的建立保持时间谈起，讲到了问题的本质。
感谢。

YYFFLLMMNN

   

snq31418 发表于 2019-8-5 19:33
1. wire 型flag信号和reg型flag信号是一摸一样的宽度的么?

假设周期是2ns。

嗯，清楚明白，学到了新东西。感谢。