（别的论坛转过来的）分享下10月份面试ST和MTK关于版图方面的问题

peterlin2010

1.Latch-up正反馈回路的原理介绍=> 一般是看你 p -> n -> p-n  是否有 類似 方式
   一般都是 well 內電阻   要layout 開些 增加電阻 , 或是 pick-Up 多打點 讓 well
如 N_well 到 高壓下 降低 pn pn  被 trig 到 .

2.电源（power）与阱连接时要用NSD过渡是为了减小寄生电阻形成欧姆接触，为什么要减小寄生电阻
IR drop 會對 一些 logic 有影想
analog 內還是有一堆 counter  如果有 Ir drop ..因為一般 analog design 是沒加 clock buffer 類
可能 有 skew  或是 power delay會讓 logic cell 動做變差

如果是 analog 有些 流大電流 contact 電阻 都須要算下去 .

3.使用那些方法使得版图面积最小化
可 min size 用 min ... 還有先把同 電位   或是 有 floating well plan 先排好 .
一般還有 偷 rule  特別是高壓 ..如 40v ..你只到 20v  可偷 HV-p  HV-N 間 space


4.ERC验证都有那些常见问题，你是怎么解决的

5.版图中都有哪些层次，按照工艺步骤列举出来

6.IC Layout Design流程

7.如果ADC版图画完后跑验证时老是有问题，怎么办
這是說 抽 post netlist => run post-sim 嗎 ??
一般 A/D  如果拿 layout 來說  mismatch layout 看不太出來 ..除非 layout 差很多
比較長看到是 R-C delay 太大吧 .

如我是 flash A/D ..一堆 comp 輸出 有不同 path  不同 delay 下 , output code 會有亂跳
須要後端加 bubble logic /thermal code encode .

8.介绍自对准工艺

9.Bicmos工艺流程

10.分别介绍ESD的几种model，并说明哪些model原理可以归为一类

11.带隙基准里面哪些模块是最重要的，你是怎么处理的

12.ADC中哪些是噪声源，哪些是敏感源，你是怎样布局各个模块的，为什么要这么布局