求助可综合的异步复位计数器Verilog设计

gaurson

如果有个信号既受控于时钟，又受控于一个A。先确定A受不受控于该时钟。如果答案是YES，就放到一个always里面去。如果不是那就涉及到异步处理，先把A同步到该时钟域，然后再放到同一个always里面。

gaurson

   

IC.Michael 发表于 2019-5-18 08:51
不太理解你说的规范性问题，能指点一下吗。另外，为何不考虑把clk rst放在一个always块中呢？我没记错的 ...

我理解他说的规范性问题，就是可综合代码的 规范。

gaurson

   

lwhlwh612 发表于 2019-5-19 16:21
谢谢你    大概明白意思了

归根结底，你的构思要有底层硬件结构支持才行。