verilog里面for不能嵌套么？

bookbike · 发表于 2012-10-24 16:21:26

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本帖最后由 bookbike 于 2012-10-24 23:22 编辑

我搭建testbench的时候用for循环，总跑第二个for第一个不动为什么？
for(i=0;i<=3;i=i+1)
      begin
         #1 A=A+i;
      for(j=0;j<=3;j=j+1)
         begin
         #1 B=B+j;
         end
      end

bookbike · 发表于 2012-10-24 23:20:46

回复 4# 0205feiyu

那个是多于的我知道，上程序的时候着急没看，我不加还是第一个循环走不了

bookbike · 发表于 2012-10-24 23:23:03

回复 2# eagle654321

第一个还是走不动，总在I=0处。

bookbike · 发表于 2012-10-25 22:49:26

回复 10# 飞扬紫百合

i,j是reg verilog里面不知道可以不可以用int？

bookbike · 发表于 2012-10-25 22:51:14

回复 9# eagle654321

复过初值了，只是这里没贴出来。。。。

bookbike · 发表于 2012-10-31 11:24:34

回复 13# s19812500

你是对的。。。谢了

bookbike · 发表于 2012-10-31 22:51:23

回复 16# xmffsf

我用reg定义i不行啊。。。只能用integer。。。我的是modelsim6.5e

bookbike · 发表于 2012-11-1 09:39:48

回复 19# dctme

是测试的时候用的。

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