问问大家，写verilog代码时候，是先把时序图画出来。还是边想边写？

orlye · 发表于 2013-9-24 10:08:15

关键要想明白时序。不必全画，自己觉得关键、复杂的部分最好画一下。
归根到底，和你分享一句很经典的话吧：时序是设计出来的，不是凑出来的，不是改出来的。

orlye · 发表于 2013-10-6 20:55:31

回复 12# tiangua

彼此彼此……
感觉这句话大的方向上是对的，真要完全做到太难了，只能尽可能这么做。
也许是自己方法上还有不对，或者是智商不够吧……

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