ldmos后仿真出现大电流

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我的这个运放前仿的时候是正常的，后仿真的时候电源到地电流有几A，然后我加上监测点再仿真发现是这两个ldmos的SUB环这里有大电流，这是为什么呢，这里n环就是接的高电平，p环就是接的低电平呀。 版图长这样 仿真图像这样 我在报告里发现了一个这个warning不知道和这个有没有关系 。麻烦各位大佬帮我分析分析，感谢感谢

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acrofoxAgain 发表于 2025-5-11 07:00
1.前仿时有没有那两条警告？
2.后仿时除了电流大的问题以外，功能有么？
3.后仿有没有带寄生？

我这个是用starrc提出来的spf文件后仿真的，前仿没有那两条warning，可能是提出来的这俩参数后仿的时候识别不了？lvs是通过了的，dc仿真是电源电压5到35V扫描，前仿是全都输出5V左右，后仿是从15V开始输出电压就开始线性增加了，这时候也就开始出现大电流了。端口顺序也修改正确了，改成和input.scs里面一致了。除了这个高压输入的ldo我还有其它几个模块，不过其它模块都是全部用的低压5V的管子，后仿真一切顺利，唯独这个带ldmos的后仿不对，然后我单独拿出一个ldmos提参后仿，转移特性和输出特性和前仿对比又很相似，好像没问题。我还把所有ldmos都从symbol里面扣出来，只画低压管版图提参，后仿的时候把ldmos连在外面，仍然还是有几A大电流。然后我就不知道是哪的问题了

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In-lucky 发表于 2025-5-11 09:54
这里看上去像是寄生的二极管被击穿了，你pmos做高压隔离了吗？

我感觉也像是，但是这里不是ldmos的环出现的大电流吗，pmos这里好像是没有大电流，之前我给所有低压管都套了一个hvbn的那个环，结果还是有几A的大电流，也是从环流出去了，都是N环接VDD、P环接GND。我检查了一下接法没问题啊这里的版图的低压管nmos我就套了一个pGuardring，pmos我就套了一个n的。

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In-lucky 发表于 2025-5-11 16:18
pmos得加一个hvbn的换防止被击穿

好的谢谢大佬我再试一试吧，之前加了倒是没用

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In-lucky 发表于 2025-5-11 16:18
pmos得加一个hvbn的换防止被击穿

我觉得我这个就是你说的问题，但是这个hvbn的环我好像接的不对请大佬看一下。我看pldmos的外部的环只有一个HVBN端口和一个SUB端口，这里hvbn环有三个端口，多了一个pepi端口，那么pepi端口应该接什么呢。你看一下这个hvbn环，最内部是n环，但是我直接将这个环套在低压的pmos上drc提示在nwell和hvbn之间必须要有pAA+，所以我就在pmos外面套了一个n环，再套了一个p环，最外面再套了一个hvbn环，这样drc跑通了，但是后仿真还有有大电流，我觉得这么接是不是不对啊，但是不这么接drc又通不过

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acrofoxAgain 发表于 2025-5-11 22:38
Pepi 接错了。不能接SUB，可以跟里面的N WELL 接一个电位

emm大佬我也试了一下pepi接vdd，这个前仿都是没问题的，还是后仿不对，所以是不是版图里环套的不对呢

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110006 发表于 2025-5-12 11:18
从电路上看高压端口进来直接接P50是有问题的，P50的NWELL 是低压阱，仿真VDD电压超过~5v~10v之后应该可以看 ...

那就是说高压电路衬底接vdd的地方就不能有低压的pmos了是吗，我这里的电路我给换成pldmos确实是后仿正确了

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In-lucky 发表于 2025-5-12 09:39
版图里面有没有ISO_pocket这个器件1呢，直接在版图里面加上

没有诶 只有dnw_pocker   hv_device_pocket   hvbn_pocket 我之前用的hvbn_pocket但是不会套

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110006 发表于 2025-5-13 10:06
可以用低压pmos，但要用带高压隔离的PMOS。  因为你这里Vds

我这个库里有个n50_hvbn但是在layout里面选出来和不带hvbn后缀的是一摸一样的。然后还有个hvbn的pocket，这个东西还是没太用明白，直接套的话drc会报错，按上面那么套又没有高耐压的效果。还有大佬为啥pldmos用在vds小于5V会有问题呢

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In-lucky 发表于 2025-5-12 21:28
hvbn的L和W就是你最后要隔离的pmos整体的L和W

smic180bcd的。我上面那个用的就是这个hvbn的环，一模一样，但是版图里那么画虽然drc不报错了但是没有耐压效果，大电流从环走了。直接套pmos上drc又报错