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查看: 1501|回复: 5

[求助] dc综合的时候出现报错

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发表于 2024-10-24 20:14:34 | 显示全部楼层
这个 Syntax error 通常发生于 Verilog/SystemVerilog 程式码编译时，表示解析器在第 1 行或 module 关键字附近遇到了语法错误，Check一下你的代码吧，是否少了分号或多了什么?

点评

wayne0726
哥们牛逼阿 照着做就正确编译了!  发表于 2024-10-24 20:28
hauzer0429
您真内行，下次有问题还问你  发表于 2024-10-24 20:27
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