STA setup/hold violation：clock network delay引起

Patrick0809

在对综合后产生的网表进行sta时，setup hold均有很多violation，目前看path原因都为一个：clk netwrok delay的不同。下面是hold的报告。

                               
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hold检查，required time的clk network delay是7.5，arrive time的是0；steup检查刚好反过来。不清楚是什么原因，下面是dc综合时对clk的约束。

                               
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Patrick0809

还是要先ICC CTS后再STA检查时序

Patrick0809

   

upsidedown 发表于 2024-10-17 16:55
是set_operating_conditions用了-analysis_type on_chip_variation选项吗

没有，我的set operation condition没用别的选项。

                               
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Patrick0809

   

flyskyseu 发表于 2024-10-17 15:42
这个7.5怪怪的，哪里来的，CLK_LATENCY和CLK_SRC_LATENCY是多少

在dc综合约束的时候，约束的时钟的delay，加起来是7.5。

Patrick0809

   

quanqiutong 发表于 2024-10-17 16:24
CLK_LATENCY+CLK_SRC_LATENCY =7.5 , 这就是问题发生的地方

但是dc综合时候是要约束时钟源到design的delay吧，确实将delay改成0，这些violation就不会出现。

Patrick0809

   

upsidedown 发表于 2024-10-18 14:07
设置clock latency是很正常的操作，奇怪的是时序路径的起点没有计算latency而只有终点计算了。

能不能把 ...

去掉latency的 -max选项后，所以的path都计算clock latency了，感谢！！！

Patrick0809

   

upsidedown 发表于 2024-10-18 15:16
看来是工具在分析hold时序时把起点和终点分别应用了max和min的条件。不过既然你说没有使用-analysis_type ...

我使用的工艺比较大，162nm，应该也不需要OCV；clk latency可能是只约束了max，没约束min，默认min latency是0，所以出了上面的错误吧。