跨时钟域同步，若两级寄存器之间的时序为刚好满足的状态，那么是不是就不能起到降低亚稳态的功能了？

KwonJunHyun

比如说，时钟为10ns，Clock-to-Q为4ns，Net Delay为4ns，Setup Time为2ns。若第一级出现亚稳态，是否可以当作Clock-to-Q的时间变长了？若可以那么二级寄存器就出现了建立时间违例，是不是就必然导致了亚稳态的产生？

KwonJunHyun

   

tfpwl_lj 发表于 2025-9-10 16:50
是的。但，这种电路有存在的必要么……，光是Net Delay都已经4ns, 那正常组合逻辑的延时呢，相对于10ns的时 ...

只是一个逻辑思考，不太完全理解为什么两级同步器可以降低亚稳态问题。若一二级之间没有一点时序裕量，那不就会一定造成亚稳态的传播吗？当然现实生活中也许完全不会出现这种情况。

KwonJunHyun

   

tfpwl_lj 发表于 2025-9-10 20:54
如果第一级同步器采样产生亚稳态，由于第一级与第二级之间没有组合逻辑，预留了略少于一个cycle的时间使得 ...

感谢您的回答。通常情况下的两级同步器的作用理解了。只是我思考的这个情况可能太极端了，在真实的芯片中应该不会出现两级寄存器之间的时序为“刚好满足，时间裕量为0”的情况。

KwonJunHyun

   

rvisk 发表于 2025-9-16 13:40
没错，第二级如果时序不满足，将继续亚稳态；在先进工艺里为了避免这个问题，有一种的stdcell 叫2D DFF，两 ...

原来如此，还有这种Cell，孤陋寡闻了
感谢您的回答。