跨时钟域同步，若两级寄存器之间的时序为刚好满足的状态，那么是不是就不能起到降低亚稳态的功能了？

KwonJunHyun

比如说，时钟为10ns，Clock-to-Q为4ns，Net Delay为4ns，Setup Time为2ns。若第一级出现亚稳态，是否可以当作Clock-to-Q的时间变长了？若可以那么二级寄存器就出现了建立时间违例，是不是就必然导致了亚稳态的产生？

tfpwl_lj

是的。但，这种电路有存在的必要么……，光是Net Delay都已经4ns, 那正常组合逻辑的延时呢，相对于10ns的时钟有意义么

KwonJunHyun

   

tfpwl_lj 发表于 2025-9-10 16:50
是的。但，这种电路有存在的必要么……，光是Net Delay都已经4ns, 那正常组合逻辑的延时呢，相对于10ns的时 ...

只是一个逻辑思考，不太完全理解为什么两级同步器可以降低亚稳态问题。若一二级之间没有一点时序裕量，那不就会一定造成亚稳态的传播吗？当然现实生活中也许完全不会出现这种情况。

tfpwl_lj

如果第一级同步器采样产生亚稳态，由于第一级与第二级之间没有组合逻辑，预留了略少于一个cycle的时间使得亚稳态稳定，然后第二级寄存器再去采样，理论上预留的略少于一个cycle的时间用于亚稳态稳定，已经足够使得绝大部分亚稳态恢复正常，即便不能百分之百的保证第二级不会出现亚稳态。想要减少亚稳态出现的概率，最多加三级同步器就足够了，更多，意义也不大。