有人知道在设计电路时怎么调用自己的器件模型吗？

Cridi

已知在仿真时需要导入库（.l/.scs）的路径，这个库里面貌似包含了仿真器内嵌器件数学公式需要的参数。

我现在要对一个自己的verilog-a写的器件仿真，但我这个自己写的又不是内嵌在仿真器里面的，怎么实现那种画完原理图再调用库文件的形式呢？需要把这种verilog-a文件搞成仿真器内部的公式吗？

Cridi

   

dongming 发表于 2025-9-7 10:13
verilog-a不是标准的吗？各家的仿真器调用va模型都应该得到相同的结果。你直接写va模型不就可以了吗 ...

你好，是这样的。但我需要像调用.lib库或.scs库那样来进行仿真，这似乎需要自己建立一个模型库文件

Cridi

   

zhouyang2018 发表于 2025-9-7 23:21
scs 文件 可以简单的 改下阈值

大佬您好，请问您的意思是可以将veriloga文件添加到scs文件里面吗

Cridi

   

dongming 发表于 2025-9-17 23:13
如果你有模型网表，你就存成.scs或者.lib吧。在电路仿真的时候，include这个文件。你也可以在scs文件或者 ...

谢谢大佬，我ahdlinclude va文件试试