在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码,快捷登录

手机号码,快捷登录

搜全文
查看: 590|回复: 7

[讨论] 有人知道在设计电路时怎么调用自己的器件模型吗?

[复制链接]
发表于 2025-9-6 22:46:14 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

×
已知在仿真时需要导入库(.l/.scs)的路径,这个库里面貌似包含了仿真器内嵌器件数学公式需要的参数。

我现在要对一个自己的verilog-a写的器件仿真,但我这个自己写的又不是内嵌在仿真器里面的,怎么实现那种画完原理图再调用库文件的形式呢?需要把这种verilog-a文件搞成仿真器内部的公式吗?
发表于 2025-9-7 10:13:55 | 显示全部楼层
verilog-a不是标准的吗?各家的仿真器调用va模型都应该得到相同的结果。你直接写va模型不就可以了吗
回复 支持 反对

使用道具 举报

发表于 2025-9-7 23:21:45 | 显示全部楼层
scs 文件 可以简单的 改下阈值
回复 支持 反对

使用道具 举报

发表于 2025-9-8 11:42:56 | 显示全部楼层
在Library manager里面新建一个cell view,类型选”verilog-a“,然后把你的代码粘进去,保存、编译,virtuoso帮你自动生成symbol,之后就正常地调这个symbol画电路图就行
回复 支持 反对

使用道具 举报

 楼主| 发表于 2025-9-17 16:16:29 | 显示全部楼层


   
dongming 发表于 2025-9-7 10:13
verilog-a不是标准的吗?各家的仿真器调用va模型都应该得到相同的结果。你直接写va模型不就可以了吗 ...


你好,是这样的。但我需要像调用.lib库或.scs库那样来进行仿真,这似乎需要自己建立一个模型库文件
回复 支持 反对

使用道具 举报

 楼主| 发表于 2025-9-17 16:27:52 | 显示全部楼层


   
zhouyang2018 发表于 2025-9-7 23:21
scs 文件 可以简单的 改下阈值


大佬您好,请问您的意思是可以将veriloga文件添加到scs文件里面吗
回复 支持 反对

使用道具 举报

发表于 2025-9-17 23:13:47 | 显示全部楼层


   
Cridi 发表于 2025-9-17 16:16
你好,是这样的。但我需要像调用.lib库或.scs库那样来进行仿真,这似乎需要自己建立一个模型库文件
...


如果你有模型网表,你就存成.scs或者.lib吧。在电路仿真的时候,include这个文件。你也可以在scs文件或者.lib文件里面 ahdlinclude va文件。这样不就通过.scs文件调用va了吗
回复 支持 反对

使用道具 举报

 楼主| 发表于 2025-9-18 14:19:07 | 显示全部楼层


   
dongming 发表于 2025-9-17 23:13
如果你有模型网表,你就存成.scs或者.lib吧。在电路仿真的时候,include这个文件。你也可以在scs文件或者 ...


谢谢大佬,我ahdlinclude va文件试试
回复 支持 反对

使用道具 举报

您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-9-28 04:19 , Processed in 0.015044 second(s), 4 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表