[讨论] 有人知道在设计电路时怎么调用自己的器件模型吗？

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Cridi

发表于昨天 22:46 | 显示全部楼层 |阅读模式

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已知在仿真时需要导入库（.l/.scs）的路径，这个库里面貌似包含了仿真器内嵌器件数学公式需要的参数。

我现在要对一个自己的verilog-a写的器件仿真，但我这个自己写的又不是内嵌在仿真器里面的，怎么实现那种画完原理图再调用库文件的形式呢？需要把这种verilog-a文件搞成仿真器内部的公式吗？