systemVerilog 如何导入，ams 混仿

Dddddee · 发表于 2025-7-7 22:07:29

kalahara 发表于 2024-6-21 11:22
谢谢，还没试，不过看着应该可以。

问问大神，是在哪里把Verilog改成systemVerilog呀？

Dddddee · 发表于 2025-7-7 22:21:38

Dddddee 发表于 2025-7-7 22:07
问问大神，是在哪里把Verilog改成systemVerilog呀？

哦哦，new cell view那里可以改成sv。我把子模块module全部放在systemVerilog的top module内部，编译可以过了。

但是如果有很多的子模块.sv文件，能不能不把它塞进top module里通过编译呀？

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