systemVerilog 如何导入，ams 混仿

kalahara

如果把systemVerilg写的rtl用virtuoso里import/Verilog的话，会出现编译问题。

主要报二维数组的问题。
哪位大佬有方法导入systemVerilg写的rtl跟模拟部分一起ams 混仿？
还是这种方式从根源上就不支持？
希望有个解决方法，谢谢！

kalahara

等大神指教

kalahara

帮忙看看，谢谢

kalahara

有没有人帮忙看看，谢谢

imefox

verilog代码放到library里面，然后check&save编译一下，如果没有语法错误就能生成网表和symbol。ams仿真的时候，建立config view，然后调用symbol就是了。不过，要注意，cadence的verilog可能版本旧一些，比较新的代码写法会导致语法错误。消除语法错误是主要工作。后面的事情就是走流程。

摩卡咖啡

大神来了（不是）https://bbs.eetop.cn/thread-939023-1-1.html
参考这个，一个点就是把Verilog改成systemVerilog，还有那个Connect Rules 的右边的选项要好好设定一下

kalahara

摩卡咖啡 发表于 2024-6-21 10:03
大神来了（不是）https://bbs.eetop.cn/thread-939023-1-1.html
参考这个，一个点就是把Verilog改成systemV ...

谢谢，还没试，不过看着应该可以。