timing loop是什么概念？怎么处理这个timing loop？

pengdh

在用PTPX跑功耗仿真的时候check_timing报了一个warning：Some timing arcs have been disabled for breaking timing loops or because of constant propagation. Use the 'report_disabled_timing' command to get the list of these disabled timing arcs
用report_disabled_timing打印出来的报告如下：
Flags :  c  case-analysis
           C  Conditional arc
           d   default conditional arc
           f    false net-arc
           l    loop breaking
           L   db inherited loop breaking
           m  mode
           p   propagated constant
           u   user-defined
           U   user-defined library arcs
Cell or Port                      From     To          Sense                                  Flag         Reason
u_key_exp/ck_reg_0_        CK        D           hold_clk_rise                         p              D=1


u_key_exp/ck_reg_0_        CK        D           setup_clk_rise                       p              D=1

u_key_exp/ck_reg_0_        CK        CK          clock_pulse_width_high         C              D=1
u_key_exp/ck_reg_0_        CK        CK          clock_pulse_width_low          C              D=1

u_key_exp/ck_reg_0_        RB        RB          clock_pulse_width_high         C              D=1
u_key_exp/ck_reg_0_        RB        RB          clock_pulse_width_low          C              D=1

pengdh

   

li441262673 发表于 2023-5-5 10:16
组合逻辑绕个圈回来了，可以用set_disable_timing去打断，最好在设计过程中避免loop。

...

你画的这个是combinational loop，不是timing loop吧