PLL锁相环锁定过程过冲的分析与解决？

cmkong

第一个问题比较好理解，从波形图中就可以看出，按照PFD的逻辑推一下，UP和DN的信号波形没有问题。理论上讲，虽然频率接近，但REF在相位上领先DIV pi，这需要几百个周期去调整，PFD锁定要求锁频且锁相，可以看到在13.7us时相位差已经缩小到约pi/2，如果继续往后，等到相位差缩小到0就彻底锁定了。
第二个问题我也不是特别明白。但还是看波形图，每个UP高电平区间对应的Vtune的斜率都是正的，即充电导致Vctrl增大从而VCO频率升高这个逻辑是正确的，但一旦UP和DN关闭后，Vtune斜率就转负，是因为漏电流吗？理论上Vctrl的波形应该是台阶式，一上一平或者一下一平，而不是这样上上下下的锯齿状。我过去仿真似乎也遇到过这样的波形，但当时没有细想。我看你的高低电平是0~1V，那么考虑到CP的沟道调制，Vctrl的变化范围大概只有0.2~0.8，图中的~960mV会使得PMOS进入线性区，充放电电流失配严重，虽然DN只是短暂开启，但放电电流很大，会是因为这个原因吗？

cmkong

   

Zj1228 发表于 2024-1-12 09:51
感谢回复，首先为啥红色区域里明明是FDIV频率大于Fref频率，还会出现REF相位领先DIV呢？第二个问题应该和电 ...

虽然频率高的相位应该更大，但PFD只通过边沿来判断谁领先，如果出现cycle slipping（比如PFD通过边沿判断REF比DIV先来pi/2，认为REF相位领先，输出一个Tref/4宽度的UP脉冲，但实际上可能是REF 相位落后DIV 1.5pi，PFD是判断不出来这一点的），它也会错误判断。所以我理解的这里所说的相位领先，指的是谁的上升沿先来谁就领先，所以这个频率大小和相位大小并不矛盾。参考razavi教材中的讲解，也提到锁定是频率和相位都要锁住。