PLL锁相环锁定过程过冲的分析与解决？

Zj1228

最近进行PLL的行为级仿真发现锁定过程中最后有一段过冲现象，就是图中箭头指向的红圈区域，仿真发现这段过程中VCO的频率已经超过锁定频率，但是PFD输出的结果一直是UP开关打开，也就是给环路滤波器充电，理论上Vtune电压应该升高，但是仿真来看，Vtune竟然是下降的。有两个问题：首先不理解为什么PFD的输出是UP开关一直打开，这个时候分频器输出的频率DIV_OUT已经超过参考时钟REF，应该DN开关打开给环路滤波器放电才对；第二个问题为什么UP开关一直打开，应该给环路滤波器充电，Vtune应该一直上升，为何还会出现下降的趋势？附图两张，麻烦大佬答疑解惑。

出来打篮球

虽然有过冲但是锁的快

cascodeYYDS

仔细一看确实是个有趣的问题。浅提一下我的看法，欢迎大家批评指正。

我的理解是对于VCO，V1对应锁定频率F1，这个V1是由PFD CP产生的，对于PFD来说，它需要一个相位差X来产生这个脉冲窗口给CP来产生V1。

过冲你应该知道，跟δ有关系。
你问的问题解答：如果PFD的脉冲小于上面说的相位差X，虽然看上去还是UP。但是它小于X，也就是逐渐让VCO的频率下降的。随后锁定到目标频率。

Zj1228

cascodeYYDS 发表于 2024-1-9 09:48
仔细一看确实是个有趣的问题。浅提一下我的看法，欢迎大家批评指正。

我的理解是对于VCO，V1对应锁定频率F ...

仍然不是很理解呢，为什么说PFD需要一个相位差才能维持住V1，单纯看PFD和CP应该就是，UP开关打开，给环路滤波器充电，Vtune升高，DN开关打开，给环路滤波器放电，Vtune下降吗？单独仿真PFD和CP的电流相位曲线也是这样的。想请教一下您图中左下角的Vout平均和相位差关系图是怎么画出来的？Vout平均是电荷泵的输出电压吗？

                               
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cmkong

第一个问题比较好理解，从波形图中就可以看出，按照PFD的逻辑推一下，UP和DN的信号波形没有问题。理论上讲，虽然频率接近，但REF在相位上领先DIV pi，这需要几百个周期去调整，PFD锁定要求锁频且锁相，可以看到在13.7us时相位差已经缩小到约pi/2，如果继续往后，等到相位差缩小到0就彻底锁定了。
第二个问题我也不是特别明白。但还是看波形图，每个UP高电平区间对应的Vtune的斜率都是正的，即充电导致Vctrl增大从而VCO频率升高这个逻辑是正确的，但一旦UP和DN关闭后，Vtune斜率就转负，是因为漏电流吗？理论上Vctrl的波形应该是台阶式，一上一平或者一下一平，而不是这样上上下下的锯齿状。我过去仿真似乎也遇到过这样的波形，但当时没有细想。我看你的高低电平是0~1V，那么考虑到CP的沟道调制，Vctrl的变化范围大概只有0.2~0.8，图中的~960mV会使得PMOS进入线性区，充放电电流失配严重，虽然DN只是短暂开启，但放电电流很大，会是因为这个原因吗？

Zj1228

感谢回复，首先为啥红色区域里明明是FDIV频率大于Fref频率，还会出现REF相位领先DIV呢？第二个问题应该和电荷泵输出电压范围没有关系，我用Veriloga写的理想电荷泵。

cmkong

Zj1228 发表于 2024-1-12 09:51
感谢回复，首先为啥红色区域里明明是FDIV频率大于Fref频率，还会出现REF相位领先DIV呢？第二个问题应该和电 ...

虽然频率高的相位应该更大，但PFD只通过边沿来判断谁领先，如果出现cycle slipping（比如PFD通过边沿判断REF比DIV先来pi/2，认为REF相位领先，输出一个Tref/4宽度的UP脉冲，但实际上可能是REF 相位落后DIV 1.5pi，PFD是判断不出来这一点的），它也会错误判断。所以我理解的这里所说的相位领先，指的是谁的上升沿先来谁就领先，所以这个频率大小和相位大小并不矛盾。参考razavi教材中的讲解，也提到锁定是频率和相位都要锁住。

dolamos

kan kan