关于比较器仿真的一些疑惑

啦啦啦种太阳

请教一下各位前辈，目前课题组安排给我一个全差分运放架构的比较器，画完版图后，发现后仿的offset比前仿大了一倍，gain变化不大，应该如何优化版图呢？版图中的寄生电容和寄生电阻哪个影响更大呢？画的时候，偏重哪个方面啊。目前，提了单独r和c两个后仿真网表，分别使用了dc和tr两种仿真方法，结果截然相反，这两种方法哪个更合理啊。（具体说明一下，dc就是两边输入给一样的，看静态工作点平衡，输出的offset。tr，我是给了个斜率很小的三角波来进行扫描，看输出相同时的输入offset）

谢谢各位前辈

啦啦啦种太阳

   

acging 发表于 2023-4-28 10:14
后仿网表可以只抽电阻或电容的。
排列组合查问题吧。

目前就是这样做的，但是，分别用dc和tr两种方法来比较，结果相反，给我搞不会了。。。

请教前辈，dc和tr哪个方法更合理啊

啦啦啦种太阳

   

SeaTee 发表于 2023-4-28 11:15
问问题都抓不住重点，差异大大在哪？不工作还是性能损失，连问题都不归纳出来怎么debug ...

输入offset增大了一倍

啦啦啦种太阳

   

SeaTee 发表于 2023-4-28 15:29
那就从不匹配去找，看走线匹不匹配，走线的寄生电阻寄生电容差多少，看器件匹配
...

感谢大佬，目前就是在版图中找到的问题，有个地方画的不对，改了就改善很多了。谢谢指教