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[求助] gate sim的timing violation问题

发表于 2021-12-24 15:18:51 | 显示全部楼层

综合后网表仿真，一般没有clean的sdf，仿真时要加上+nospecify +no_timing_check +delay_mode_zero，避免时序影响。
如果有clean的sdf，也可以不加上面的选项，那就和PR网表仿真一样的配置就可以了。

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