【已解决】RAM DC综合问题 Memory Compiler 的频率是真的频率吗

xbllzf

我用40nm Memory Compiler 生成一个memory，工作频率设成2000MHz。
在DC 综合里面，他的输出 Q delay是1.5 ns （666.67 Mhz）。
请问这个问题如何解决。我DC 综合的频率是 1000 MHz。

xbllzf

   

jake 发表于 2021-1-8 21:26
正常，估计 SRAM 跑 500MHz 都难。 看一下 memory compiler 生成的 .lib，就大致知道了。 这种问题都是设计 ...

那一般有什么设计能够解决这个问题呢，有什么论文跟参考资料吗

xbllzf

   

jake 发表于 2021-1-9 01:27
不知道你的使用场景，只能举几个例子。

MCU

我的场景有点像DSP跟MCU，如果在状态机里面切State，那喂给RAM的Clock和其他电路的Clock是要给不同频率吗

xbllzf

   

jake 发表于 2021-1-9 20:44
比较直接的做法就是引入 multicycle path。
以读操作为例，在时钟N给出SRAM address。 在时钟N+4 锁存 S ...

如果采用这种方法，写的时候是不是正常一个Cycle写一个数值就好了

xbllzf

   

jake 发表于 2021-1-10 23:12
估计写操作也应该需要几个cycle。 建议看一下 memory compiler 生成的 .lib 或 datasheet

...

是不是确定lib 里面所有写入相关的控制信号，数据和地址的延时模型在我设定的clock以内就可以用一个cycle 读

xbllzf

   

jake 发表于 2021-1-11 11:11
是的，保险起见可以留 5%-10% 的余量。

我先试看看，十分感谢