DC综合时出现not constrained（仅组合逻辑）

RayCing

纯组合逻辑电路，没有时序要求，可以定义一个虚拟时钟，-period大概设一个值。如果你没有定义虚拟时钟的话，这样你在设置set_input_delay和set_output_delay就无法指定-clock，工具没法给你计算data path的required time，自然就会报出max unconsrained。为啥不包出min unconsrained? 因为min delay跟clock period无关。