高性能CMOS采样保持电路的设计

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2019-1-23 11:35 上传

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        本文介绍了一个高性能采样／保持电路的设计方法。该电路采用全差分结构来减小时钟馈通效应和电荷注入效应所带来的误差。开关部分使用优化的对称CMOS开关来降低其导通电阻。运算放大器则使用折叠式增益自举电路，以便在获得较高增益的同时，得到较快的建立时间。版图设计采用噪声分析法来选择合适的采样电容，以提升整体电路的信噪比。