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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 后端设计 › 后端讨论区 › 关于DC综合后仿真遇到的问题
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[求助] 关于DC综合后仿真遇到的问题

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发表于 2018-11-20 07:46:22 | 显示全部楼层
综合时不修hold violation，改变hold约束是不会起作用的
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发表于 2018-11-20 07:48:29 | 显示全部楼层
检查一下仿真时用的是zero delay还是unit delay。
unit delay会在每个cell上加上固定的delay，多数情况下可以避免出现hold violation
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