assertion断言两个信号边沿之间延时的问题 已解决

小花321

各位大神，有没有人知道怎么写assertion断言：断言两个信号边沿之间的延时是否在确定的时间范围？这两个信号与时钟没有关系，确定的时间范围是[10ns，15ns]这种。
断言语句里面加入延时的语法是什么？？谢谢！！

已解决，具体代码可以查看7楼

小花321

   

anpengfei 发表于 2021-11-1 21:27
都是以时钟cycle为单位延迟，应该没有延迟具体时间这种写法
个人觉得不应该有这种需求，时序逻辑检测不应脱 ...

谢谢你的回复，我也是找了好多资料都没找到关于断言具体延时的语法，我主要是用assertion来断言用verilog写的协议的，有些信号确实与时钟无关，但还需满足具体的延时要求，感觉还是有需求的

小花321

   

ppeezz 发表于 2021-11-2 13:48
二楼说法是错误的，三楼是对的，sv 2012 版本的LRM对multi-clock有了很强的支持
具体代码如下：

谢谢你的详细代码，试了一下是正确的，问题已经解决了

小花321

   

anpengfei 发表于 2021-11-2 11:17
这样的话要么不用assertion，换种思路
或者造一个周期满足你时间要求的时钟，作assertion检测时钟，延迟c ...

谢谢，试了7楼的代码，问题已经解决

小花321

   

A1985 发表于 2021-11-2 09:35
没有同步不同步，assert随便。。。用@（posedge sig1)(1，t1 = $time） |-> @(posedge sig2) (1,check_time ...

谢谢，你的方法给我提供了思路，问题已解决