scan clock周期修改

DFTer

列几个因素.

1.
Scan clock period 一般根据 ATE scan speed, 以及 design constraint 设定
(比如I/O pad speed, function clock speed 限制scanclock 不能很快)

尽可能 create scan clock based on ATE maximum scan speed, 依此收敛STA

2.
Scanclock 占空比要求不高, 一般pulse width 不小于3ns就行

如果有多个scan clock, 往往错开clock edge来缓解shift dynamic power, 要注意会对crossclock domain path, 以及lockup-latch setup/hold time margin有影响

3.
Parallelpost-simulation 考虑到scan clock latency, 不要让scan clock edge delay到下一T,避免造成不必要的simulation fail

4.
若有EDT clock 或者 DFTMAX pipelineclock, 注意与scan clocks 之间的相位关系

比如,

–period 20ns –waveform{6ns, 12ns}

–period 50ns –waveform{20ns, 30ns}