关于SAR ADC 逻辑电路介入后比较器前波形不正常的问题

alex.gaoding

各位大哥， 小弟最近第一次做SAR ADC， 4MPS/S, 最传统的那种架构，练练手用的。我的问题是，单独测试的时候逻辑电路的输出和VerilogA写的逻辑电路的输出是一样的，数字信号也能重建输入的模拟信号，可是接入到电路里就不对了，下面是在比较器前的波形图比较，左边的使用VerilogA时候的比较器前输入波形，右边是接SAR logic电路的波形，怎么会幅度大于信号幅度呢？ 也没有最后趋近Vcm，不知道是什么原因，我也查看了在这个条件下，比较器的输出接到Verilog SAR logic的输入产生的比特控制码和SAR LOGIC的电路产生的比特码是一样的。。。所以逻辑电路没问题？目前还是所有元件都是schematic，不知道还有什么别的原因导致这个问题。谢谢各位大佬了。

alex.gaoding

   

geo24 发表于 2021-10-5 10:22
你这种overshot导致电荷分配已经不对了 你先降速到500k 看看，如果左右都一样 查查是不是buffer驱动力不够 ...

谢谢建议哈，我这两天都尝试了还是不对，不给输入信号的时候逻辑没有问题， 也没有overshoot，驱动也改成理想的了。给了输入信号之后，就不对了，电荷分配也不对了。。

alex.gaoding

   

老尤皮 发表于 2021-10-5 15:03
不收敛，就顺着信号链查嘛。根据CDAC的极性，先看看比较器有没有比对，再看看传到数字逻辑里的值对不对，再 ...

我查了，发现不给输入信号的时候逻辑没有问题， 也没有overshoot。给了输入信号之后，就不对了，电荷分配也不对了。。看了timing，感觉没有问题啊，先来后到都很清楚啊。。。因为是前仿，电容值也改小了，速度也降了，可是好像没啥区别，这是什么鬼