LU测试结果出现分歧

lynker

事情是这样的，我们有一颗芯片在宜特做ESD、latch up。芯片有2个IO口latch up测试没过+50mA，另外过压测试没过5.5V，宜特使用的规范是JEDEC78D。
接下来将芯片移交给闳康，只做latch up和过压。如果fail那就做失效分析，结果闳康这两项都通过了。闳康用的规范同样是JEDEC78D。
这个结论让我们很迷惑，目前两家都会将芯片寄回给我们。不知道大家遇到过类似的事情没有，有什么建议？

lynker

   

billgolden 发表于 2021-8-16 20:15
可能芯片刚好在临界点了，可以让弘康再将电流加大看是否pass或fail，样品也可以多做几颗.(可能他们的测试环 ...

闳康过了200mA和7.5V，宜特50mA挂了，5.5V也挂了

lynker

收到一家寄回的芯片，后续会跟踪这个问题，目前情况比较棘手。

lynker

跟大家汇报一下，暂时不知道闳康为什么测试通过了。宜特的失效芯片，目前通过热点定位latch up失效路径已经找到，下一步进行去层定位具体位置。后续进展会继续跟帖，谢谢大家的回复！

lynker

   

521lkh 发表于 2021-10-18 17:16
您在上海？

在西安

lynker

   

my_8n 发表于 2021-12-2 10:18
要他们的pre-和post曲线看看，很多时候偏曲线包络边缘的也算过的，实际上是有损伤的。  ...

多谢，目前两家给的回复是测试流程会有差异，测试人员操作方式会略有不同。按照最坏的测试结果分析即可。

lynker

   

xiongjf 发表于 2021-12-17 13:36
宏康和宜特哪家做的更可性？

宜特。我们买了晶体管测试仪，芯片回来后自己可以提前测一下

lynker

   

18271571115 发表于 2022-2-9 17:34
楼主能否分享下本案例Latchup形成原因？

电路如下，芯片内部总供电电路，RP,RM是芯片供电管脚，输入电源可颠倒。RP接电源RM接地，或者RM接电源RP接地，都可以。AVDD会输出高电平，AVSS会输出低电平给芯片内核供电。AVDD与AVSS是芯片内部电源与芯片外部无物理连接。红框中的N管出现了失效，测试发现栅源烧毁，源漏烧毁。版图严格按照Latch up设计规则设计，与RP和RM连接的P管与N管均按照ESD rule设计，拉宽了漏级并增加SAB层。

lynker

   

lynker 发表于 2022-2-10 20:43
电路如下，芯片内部总供电电路，RP,RM是芯片供电管脚，输入电源可颠倒。RP接电源RM接地，或者RM接电源RP ...

最终定版时，N管都使用了隔离管，latch-up也就彻底解决了。

lynker

   

u12u34 发表于 2022-11-29 09:41
因为latch-up测试有两种，一种是电压测试，另外一种是电流测试，有没有可能两家测试方对引脚的定义不同，一 ...

这个不会有错，确实是过压测试出了分歧