DC多时钟设置

claire123456

我的rtl级代码假设有两个模块，module filter1；和module filter2；fliter1的输出是filter2的输入。但是fliter1得时钟是3M,而fliter2得时钟是6M，这样最后综合出来propagated clk 时间就会比较大，请问该怎么改脚本才能解决这个问题呢？

claire123456

回复 2# gaorongsc


   两倍关系

claire123456

回复 4# henryshen2000


我综合的时候是设置了一个set propegated_clk 。两个时钟相位一致，同一个时钟分频得到。预计APR的时间延时不清楚诶。


就是dc报告关键路径延迟的时候，路径一部分是由上一个时钟的输出到下一个时钟的输入，这段路径的propegated特别长，我


觉得这是由于路径跨越了时钟引起的。想知道怎么解决。