急！急！急！sdf的delay和sta的不一样，愁

摸摸肉肉

大家好！
非常感谢你们进来看这个贴子。
急死了，加班中。不知道图大家能不能看清
途中红框圈着的input port的delay写不进sdf， SCLK这个port在sdf中只有CTSCKINVM3TMD_G1B10I1/A端的0.003ns，等于是有0.039ns没有写进去。

现在有些后仿真中有些path在报setup的violation，就差20几个ps。

另外还有个问题想请教下， write_sdf能把pba mode的delay写进sdf file么?
我之前用的GBA， 下午改成PBA看timing乐观了不少，可以多替换一些HVT的cell 优化下leakage。
结果现在抽sdf跑后仿，有的case因为缺少这一部分delay报setup violation， 违反的时间只有几ps或10多ps(周期4ns)。
难过，大佬们赶紧帮我看看。非常感谢

摸摸肉肉

   

frustrate 发表于 2020-10-29 19:52
write_sdf 默认不写 interface 的 delay 吧，有选项要指定，或者后仿自己在input/output 加 ...

谢谢。但是这些delay应该是信号输入到gate的net delay，总不能要手改sdf加进去吧。

摸摸肉肉

   

frustrate 发表于 2020-10-29 19:52
write_sdf 默认不写 interface 的 delay 吧，有选项要指定，或者后仿自己在input/output 加 ...

谢谢。但是这些delay应该是信号输入到gate的net delay不是input delay的sdc，总不能要手改sdf把这些net delay加进去吧。我看top design的IOPATH delay没写成功

摸摸肉肉

   

jake 发表于 2020-10-30 00:41
估计 STA 里多了 clock source latency。 SDF 只能包括 clock network latency。
这种几十个 ps, 应该都在 ...

谢谢。问题我找到了，这几天比较忙一直没回帖。
PBA mode timing是OK的，但是GBA mode是有violation的，而sdf是基于GBA mode的，所以后仿会有timing violations。有哥，你知道怎么用PBA的timing分析结果抽取sdf么？

摸摸肉肉

   

小飞侠david 发表于 2022-7-18 10:39
顶一下，也想请教 SDF 基于GBA的话 那是不是就必须PT使用GBA MET才可以呢

GBA会损失额外的功耗和性能，synopsys有PTECO优化的guide，最后是有PBA下做area power recovery的过程。
PBA才是电路的实际delay，至于sdf仿真的violation，经过分析确实是因为PBA和GBA差异导致的，可以自行wave掉就是了