set_clock_latency的相关问题

wsmet

我在dc综合的时候，用的是smic.18的库，set_clock_latency为0.2，周期设为20，为什么在看设计报告的时候那个20会加上0.2变成20.2，这样给setup可用的值就更加宽裕了，可是我觉得latency是对建立时间没有影响的。因为发射寄存器的时钟和接收寄存器的时钟同样有0.2的延迟。请教一下大家。