ASIC设计怎么能够绕过FPGA阶段讨论

alexander21th

现在多数公司在做ASIC的时候，都会首先做FPGA版本，这样就会要求提高时序才能保证做FPGA测试的时候不会出现问题。这就会带来一定的问题，时序提高是以面积来换得，同时做ASIC之前先做FPGA也会花掉大量的人力在FPGA上面。
      能不能有一种方法在做ASIC就不需要做FPGA了？个人认为这想要将后网表提出来仿真，那么后网表中有太多的参数，仿真起来会也会浪费相当长的时间。
      想请问各位有没有什么方法来高效地做ASIC设计？欢迎大家来说说自己的看法。

alexander21th

据我所知，有的公司是绕过FPGA阶段。